Design and Simulation of a Low Power and High-Speed CMOS Double-Tail Comparator
Subject Areas : electrical and computer engineeringAkbar Heidaritabar 1 , habib Adarang 2 * , seyed saleh Ghoreishi 3 , Reza Yousefi 4
1 - Department of Electrical Engineering,Islamic Azad University, Nour Branch
2 -
3 - Islamic Azad University, Nour Branch
4 - Islamic Azad University, Nour Branch
Keywords: CMOS design, high-speed, low power, double-tail comparator,
Abstract :
The need for low power and high-speed ADC pushes for dynamic comparators to reduce power consumption and maximize speed. This paper presents an analysis of delay, speed, and comparator considerations, and analytical expressions are derived. Using the equation expressions, we can understand the design of comparators and make trade-offs. Based on the presented analysis, a new dynamic comparator is proposed by modifying the circuit of the conventional tail comparator for high speed and low power at small supply voltages without complicating the circuit design, resulting in a remarkable reduction in delay time and incremental speed. Simulation results in a 180 nm CMOS technology confirm the analysis results. It is shown that the proposed conventional tail comparator reduces power consumption and increases speed. The simulation results show that the proposed comparator operates up to 2.5GHz with a delay of 69ps and consumes only 329 μW at a supply voltage of 1.2 V and an offset standard deviation of 7.8 mW.
[1] H. Ghasemian, R. Ghasemi, E. Abiri, and M. R. Salehi, "A novel high-speed low-power dynamic comparator with complementary differential input in 65 nm CMOS technology," Microelectronics J., vol. 92, Article ID: 104603, 9 pp., Oct. 2019.
[2] A. Mesgarani, M. N. Alam, F. Z. Nelson, and S. U. Ay, "Supply boosting technique for designing very low-voltage mixed-signal circuits in standard CMOS," in Proc. IEEE Int. Midwest Symp. Circuits Syst. Dig. Tech. Papers, pp. 893-896, Seattle, WA, USA, 1-4 Aug. 2010.
[3] M. Maymandi-Nejad and M. Sachdev, "1 bit quantiser with rail to rail input range for sub-1V modulators," IEEE Electron. Lett., vol. 39, no. 12, pp. 894-895, Jan. 2003.
[4] M. T. Mustaffa, "A low power comparator utilizing MTSCStack, DTTS, and bulk-driven techniques," IJRES, vol. 10, no. 3, pp. 221-229, Nov. 2021.
[5] B. Goll and H. Zimmermann, "A 0.12 μm CMOS comparator requiring 0.5 V at 600 MHz and 1.5 V at 6 GHz," in Proc. IEEE Int. Solid-State Circuits Conf., Dig. Tech. Papers, pp. 316-317, San Francisco, CA, USA, 11-15 Feb. 2007.
[6] D. Shinkel, E. Mensink, E. Klumperink, E. van Tuijl, and B. Nauta, "A double-tail latch-type voltage sense amplifier with 18 ps setup + hold time," in Proc. IEEE Int. Solid-State Circuits Conf., Dig. Tech. Papers, pp. 314-315, San Francisco, CA, USA, 11-15 Feb. 2007.
[7] P. Nuzzo, F. D. Bernardinis, P. Terreni, and G. Van der Plas, "Noise analysis of regenerative comparators for reconfigurable ADC architectures," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 55, no. 6, pp. 1441-1454, Jul. 2008.
[8] B. Goll and H. Zimmermann, "Low-power 600 MHz comparator for 0.5 V supply voltage in 0.12 μm CMOS," IEEE Electron. Lett., vol. 43, no. 7, pp. 388-390, Mar. 2007.
[9] A. Nikoozadeh and B. Murmann, "An analysis of latched comaprator offset due to load capacitor mismatch," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 53, no. 12, pp. 1398-1402, Dec. 2006.
[10] Y. L. Wong, M. H. Cohen, and P. A. Abshire, "A floating-gate comparator with automatic offset adaptation for 10-bit data conversion," IEEE Trans. on Circuits and Systems I: Regular Papers, vol. 52, no. 7, pp. 1316-1326, Jul. 2005.
[11] S. Babayan-Mashhadi and R. Lotfi, "An offset cancellation technique for comparators using body-voltage trimming," Int. J. Analog Integr. Circuits Signal Process, vol. 73, no. 3, pp. 673-682, Dec. 2012.
[12] V. Jain, "An intensive study of thermal effects in high speed low power CMOS dynamic comparators," in Proc. IEEE Int. Conf. on Communication and Electronics Systems, pp. 343-352, Coimbatre, India, 8-10 Jul. 2021.
[13] L. Nagy, D. Arbet, M. Kov'ac, M. Sovcik, and V. Stopjakov'a, "Performance analysis of ultra low-voltage rail-to-rail comparator in 130 nm CMOS technology," in Proc. IEEE AFRICON, 5 pp., Accra, Ghana, 25-27 Sept. 2019.
[14] S. Wang, C. Ghezzi, C. Camp, and A. Laville, "A 24 MHz relaxation oscillator using single current mode comparator with ±1.67% drift from -40◦C to +175◦C for automotive sensor application," in Proc. 2020 IEEE Sensors, 5 pp., Rotterdam, Netherlands, 25-28 Oct. 2020.
[15] M. Bchir, N. Hassen, and K. Besbes, "A novel high-performance ADC flash based on bulk-driven quasi-floating gate current mirror," in Proc. Int. Multi-Conf. on Systems, Signals & Devices, SSD'20, pp. 780-785, Monastir, Tunisia, 20-23 Jul. 2020.
[16] M. Yavari, N. Maghari, and O. Shoaei, "An accurate analysis of slew rate for two-stage CMOS opamps," IEEE Trans. on Circuits and Systems II, vol. 52, no. 3, pp. 164-167, Mar. 2005.
[17] N. Dupré, Y. Bidaux, O. Dubrulle, and G. F. Close, "A stray-field-immune magnetic displacement sensor with 1% accuracy," IEEE Sensors J., vol. 20, no. 19, pp. 11405-11411, 1 Oct. 2020.
نشریه مهندسی برق و مهندسی كامپیوتر ایران، الف- مهندسی برق، سال 21، شماره 1، بهار 1402 59
مقاله پژوهشی
طراحی و شبیه‌سازی مقایسه‌کننده‌های
دو دنباله توان پایین و با سرعت بالا
اکبر حیدری‌تبار، حبیب‌اله آدرنگ، سید صالح قریشی و رضا یوسفی
چكیده: در یک مبدل آنالوگ به دیجیتال با توان کم و سرعت بالا، مقایسه‌کننده‌های دینامیکی با توان کم و سرعت بالا از نیازهای ضروری است. این مقاله، تحلیلی از ملاحظات تأخیر انتشار، سرعت و توان مصرفی مقایسهکننده را ارائه میکند و عبارات تحلیلی مورد نظر تجزیه و تحلیل میشوند. با استفاده از معادلات ریاضی می‌توان طراحی مقایسه‌کننده‌ها را درک نمود. بر اساس تحلیل ارائه‌شده، یک مقایسهکننده دینامیکی جدید با اصلاح مدار مقایسهکننده دو دنباله برای سرعت بالا و توان کم در ولتاژهای تغذیه کم بدون پیچیدگی طراحی مدار پیشنهاد شده که منجر به کاهش قابل توجه در زمان تأخیر و در نتیجه افزایش سرعت می‌گردد. نتایج شبیه‌سازی در فناوری 18/0 CMOS میکرومتری، نتایج تجزیه و تحلیل را اثبات میکند و نشان داده شده که در مقایسهکننده دو دنباله پیشنهادی که در آن از ترانزیستورهای سوئیچ و کنترلی استفاده میشود، توان مصرفی و زمان تأخیر انتشار را کاهش داده و سرعت را افزایش میدهد. همچنین بدون پیچیده‌نمودن طراحی و با اضافه‌کردن تعداد کمی ترانزیستور، فیدبک مثبت در طی زمان احیا تقویت میشود که به طور قابل ملاحظه‌ای به کاهش زمان تأخیر انتشار و در نتیجه افزایش سرعت مقایسهکننده منجر میشود. نتایج شبیه‌سازی نشان می‌دهند که مقایسهکننده پیشنهادی تا فرکانس 5/2 گیگاهرتز با تأخیر 69 پیکوثانیه، کار میکند و حدود 329 میکرووات در ولتاژ تغذیه 2/1 ولت با انحراف استاندارد 8/7 میلی‌وات مصرف می‌نماید.
کلیدواژه: طراحی CMOS، سرعت بالا، توان پایین، دو دنباله.
1- مقدمه
امروزه مقایسهکننده در مدارهای مبدل آنالوگ به دیجیتال 2(ADC)، گیرنده‌های ورودی/ خروجی، نوسان‌سازها و تقویت‌کننده‌های ورودی حافظه یا عناصر ذخیره‌سازی استفاده میشود. بسیاری از مبدل‌های آنالوگ به دیجیتال پرسرعت مانند ADCهای فلش به مقایسه‌کننده‌های سرعت بالا و توان کم با سطح تراشه کوچک نیاز دارند [1]. کوچک‌ترشدن طول کانال و کاهش ولتاژ تغذیه در فناوری 3CMOS، طراحی مقایسه‌کننده‌ها را با چالش روبه‌رو کرده است؛ به‌ویژه با توجه به این که ولتاژ آستانه تکنولوژی با همان سرعت ولتاژ تغذیه در فناوری‌های CMOS جدید مطابقت پیدا نکرده‌اند و بنابراین طراحی مقایسه‌کننده‌های سرعت بالا زمانی که ولتاژ تغذیه کوچک‌تر باشد، چالش‌برانگیزتر است. مقایسهکننده CMOS، نقشی حیاتی در مدارهای ADC و مدارهای مرتبط دارد و پارامترهای ضروری همانند بهره، افست، نویز، تأخیر انتشار، سرعت و توان مصرفی در مقایسهکننده نقش مهمی دارند که در این مقاله به بررسی سرعت و توان مصرفی پرداخته شده است. سرعت مقایسهکننده با زمان تأخیر انتشار، رابطه عکس دارد. تأخیر انتشار مدت زمانی می‌باشد که نیاز است مطابق با سیگنال ورودی، سیگنال خروجی تغییر کند که تابعی از ورودی است که تأخیر انتشار کم، سرعت بالا را در پی دارد و بالعکس که ولتاژ ورودی خیلی بزرگ زمان تأخیر کمتری دارد. یکی دیگر از عوامل مهم در مقایسه‌کننده‌ها، توان مصرفی است. توان مصرفی، میزان انرژی مصرفی در مدارهای الکتریکی است. ولتاژ مصرفی و فرکانس‌های مدار، نقش مهمی در عملکرد مدار مقایسهکننده ایفا می‌کنند که باید بین سرعت و توان مصرفی در فرکانس‌های بالا مصالحه وجود داشته باشد. سرعت اساساً با امپدانس خروجی و سرعت چرخش رابطه دارد که مقاومت خروجی کم، جریان زیادی نیاز دارد تا سرعت مطلوبی داشته باشد. بهره مقایسهکننده، متأثر از سرعت و توان مصرفی است که می‌تواند با افزایش منبع تغذیه هم زیاد شود.
کاربردهای زیاد مقایسهکننده به همراه چالش‌های شدیدی که در بالا ذکر گردید، اهمیت تحلیل بیشتر این نوع مدارها را دوچندان میکند. به عبارت دیگر برای دستیابی به سرعت بالا در یک فناوری معین، به ترانزیستورهای بزرگ‌تر برای جبران کاهش ولتاژ تغذیه نیاز است. علاوه بر این، عملکرد مدار در ولتاژ پایین منجر به محدودیت مد مشترک میشود که در بسیاری از معماری‌های پرسرعت ADC همانند ADCهای فلش، ضروری است. بسیاری از تکنیک‌ها مانند روش‌های تقویت منبع [2]، تکنیک‌هایی با استفاده از ترانزیستورهای اثر بدنه [3] و [4]، طراحی مد جریان [5] و تکنیک‌هایی که از فرایندهای اکسید دوگانه استفاده می‌کنند که می‌توانند ولتاژهای تغذیه بالاتری را مدیریت کنند، برای
رفع مشکل توسعه داده شده‌اند. چالش‌های طراحی ولتاژ پایین تقویت و خود تحریک، دوتکنیکی هستند که منبع تغذیه، مرجع یا ولتاژ ساعت را برای حل مشکلات محدوده ورودی و سوئیچینگ افزایش می‌دهند. اینها تکنیک‌هایی عملی هستند اما مشکلات قابلیت اطمینان را به خصوص برای فناوری‌های 4UDSM CMOS ایجاد می‌کنند. اصلاحات تکنولوژی و توسعه ساختارهای جدید مداری که از انباشت تعداد زیادی ترانزیستور
شکل 1: شماتیک مقایسهکننده دینامیک با گیت شناور.
بین ریل‌های منبع تغذیه جلوگیری می‌کنند، برای عملیات ولتاژ پایین ترجیح داده میشوند، البته اگر پیچیدگی مدار را افزایش ندهند.
در [6] و [7]، یک مدار اضافی به مقایسهکننده دینامیکی معمولی اضافه میشود تا سرعت مقایسهکننده در ولتاژهای تغذیه پایین افزایش یابد. مقایسهکننده پیشنهادی [8] تا ولتاژ تغذیه 5/0 ولت با حداکثر فرکانس ساعت 600 مگاهرتز کار میکند و 18 میکرووات توان مصرف می‌نماید. ساختار مقایسهکننده دینامیکی دو دنباله که برای اولین بار در [9] پیشنهاد شد، بر اساس طراحی یک طبقه ورودی جداگانه و یک طبقه تزویج متقابل است که این جداسازی می‌تواند عملکرد سریع را در محدوده مد مشترک وسیع ولتاژ تغذیه ایجاد کند.
در این کار، یک مقایسهکننده دینامیکی پرسرعت و کم‌توان پیشنهاد میشود که فضای کوچکی در فرایند μm- 18/0 CMOS اشغال میکند. مقایسهکننده دینامیکی جدیدی ارائه گردیده که نیازی به افزایش ولتاژ یا انباشته‌شدن تعداد زیادی ترانزیستور ندارد. همچنین منجر به صرفه‌جویی قابل توجه در توان مصرفی در مقایسه با مقایسهکننده دینامیکی معمولی و مقایسهکننده دو دنباله میشود. در ادامه این مقاله و در بخش 2، عملکرد مقایسه‌کننده‌های کلاکدار معمولی مورد بحث قرار می‌گیرد. همچنین در بخش 2 تجزیه و تحلیل زمان تأخیر انتشار معرفی گشته و عبارات تحلیلی برای زمان تأخیر مقایسهكنندهها بیان میشوند. بخش 3 مقایسهکننده پیشنهادی را ارائه کرده و بخش 4 ملاحظات طراحی را مورد بحث قرار میدهد. نتایج شبیه‌سازی در بخش 5 و به دنبال آن، نتیجه‌گیری در بخش 6 آمده است.
2- مقایسه‌کننده‌های کلاکدار معمولی
2-1 مقایسهکننده با گیت شناور
ساختار مقایسهکننده دینامیکی معمولی با گیت شناور شکل 1 دارای یک سیگنال کلاک برای تکمیل فرایندهای ریست و احیا می‌باشد. در [10] یک مدار مقایسهکننده دروازه شناور با سازگاری افست خودکار با یک ترانزیستور FET با حلقه فیدبک منفی استفاده شده که به دلیل عدم تطابق ترانزیستورها، تغییر فرایند در پیش‌تقویت‌کننده و لچ کاهش می‌یابد.
2-2 مقایسهکننده دینامیک معمولی دو دنباله
یک مقایسهکننده معمولی دو دنباله در شکل 2 نشان داده شده است [11]. این توپولوژی از انباشته‌شدن کمتری برخوردار است؛ به عبارت دیگر این تکنولوژی، انباشته‌شدن کمتری دارد و دارای تعداد ترانزیستورهای
شکل 2: شماتیک مقایسهکننده دینامیکی معمولی دو دنباله.
NMOS و PMOS کمتری است که باعث میشود توان مصرفی پایینی داشته باشد؛ پس می‌تواند در مقایسه با مقایسهکننده دینامیکی معمولی در ولتاژهای منبع تغذیه کمتری کار کند [12]. مقایسهکننده دو دنباله، هم جریان بزرگی را در طبقه لچ و هم 
بزرگ‌تر برای لچ سریع مستقل از ورودی مشترک 
و یک جریان کوچک در طبقه ورودی (
کوچک) برای افست پایین را قادر می‌سازد [12]. شبیه به مقایسهکننده دینامیک معمولی، زمان تأخیر این مقایسهکننده از 2 قسمت اصلی 
و 
تشکیل شده و تأخیر نشان‌دهنده زمان شارژ خازنی است که اولین ترانزیستور کانال 
روشن و پس از آن احیای لچ شروع میشود. بنابراین به صورت زیر تعریف می‌گردد [13]
(1)
(2)
(3)
(4)
شکل 3: شماتیک مقایسهکننده پیشنهادی دو دنباله.
(5)
(6)
(7)
که جریان‌های 
و 
لچ‌ها هستند، اختلاف ولتاژ در خروجی‌های طبقه اول 
و تأثیر زیادی بر ولتاژ خروجی تفاضلی اولیه لچ 
و در نتیجه بر تأخیر لچ دارد. بنابراین افزایش اختلاف، تأخیر مقایسهکننده را به میزان قابل توجهی کاهش میدهد. همچنین در این مقایسهکننده، نهایتاً دو ترانزیستور میانی خاموش میشوند و در نتیجه هیچ نقشی در هدایت انتقالی لچ ندارند. همچنین این گره‌ها نیاز به شارژ از زمین تا 
در فاز ریست دارند که به معنی مصرف توان است. در بخش بعد توضیح داده میشود که چگونه مقایسهکننده پیشنهادی، کارایی مقایسهکننده دو دنباله را بهبود می‌بخشد.
3- مقایسهکننده دینامیکی دو دنباله مورد شبیه‌سازی
خروجی‌های طبقه اول در زمان تأثیر زیادی بر ولتاژ خروجی تفاضلی اولیه لچ و در نتیجه بر تأخیر لچ دارند [14]؛ بنابراین افزایش تفاضلی، تأخیر مقایسهکننده را به میزان قابل توجهی کاهش میدهد. همچنین در این مقایسهکننده، نهایتاً دو ترانزیستور میانی خاموش میشوند؛ بنابراین هیچ نقشی در هدایت انتقالی لچ ندارند. علاوه بر این، گره‌ها نیاز به شارژ از زمین تا در فاز ریست دارند که به معنی مصرف توان است (شکل 3). در ادامه توضیح داده شده که چگونه مقایسهکننده ارائه‌گردیده، عملکرد مقایسهکننده دو دنباله بالا را بهبود می‌بخشد.
در مرحله فاز ریست (
و و برای جلوگیری از انرژی ساکن خاموش هستند)، 
و 
هر دو نود 
و 
را
به می‌کشند و ترانزیستورهای 
و 
را خاموش می‌کنند. ترانزیستورهای طبقه میانی 
و 
، هر دو خروجی لچ را به زمین وصل می‌کنند. در مرحله تصمیم‌گیری (
، و روشن هستند)، ترانزیستورهای و خاموش میشوند؛ همچنین در شروع این فاز، ترانزیستورهای کنترل هنوز خاموش هستند (زیرا
و بالاتر از هستند) و بنابراین و بسته به ولتاژهای ورودی، شروع به افت می‌کنند. با فرض 
، سریع‌تر از افت میکند (از آنجا که 
جریان بیشتری نسبت به 
تأمین میکند). تا زمانی که همچنان در حال افت است، ترانزیستور کنترل pMOS مربوط (در این حالت 
) روشن میشود و گره را به بازمی‌گرداند. بنابراین یک ترانزیستور کنترل دیگر 
خاموش باقی می‌ماند و به اجازه میدهد تا به طور کامل تخلیه شود. به عبارت دیگر، برخلاف یک مقایسهکننده معمولی دو دنباله معمولی که 
فقط تابعی از هدایت انتقالی ترانزیستور ورودی و اختلاف ولتاژ ورودی است، در ساختار پیشنهادی یک ترانزیستور pMOS 
به محض روشن‌شدن مقایسهکننده تشخیص میدهد که به عنوان مثال، گره سریع‌تر دشارژ میشود و گره دیگر را به می‌کشاند. بنابراین اختلاف بین و به طور نمایی با گذشت زمان، افزایش و در نتیجه زمان بازسازی لچ کاهش می‌یابد.
علی‌رغم اثربخشی ایده پیشنهادی باید توجه داشت در این مدار، هنگامی که یکی از ترانزیستورهای کنترل (مانند ) روشن است، یک جریان از به ترانزیستورهای ورودی و دنباله به زمین کشیده میشود (مثلاً ، و ) که منجر به مصرف جریان استاتیک می‌گردد. در ابتدای مرحله تصمیم‌گیری با توجه به این که هر دو گره و تا شارژ شده‌اند (در مرحله فاز ریست)، هر دو سوئیچ بسته شده و و با سرعت دشارژ متفاوت شروع به دشارژ می‌کنند. به محض این که مقایسهکننده تشخیص داد که یکی از گره‌های 
سریع‌تر تخلیه میشود، ترانزیستورهای کنترلی به گونه‌ای واکنش نشان می‌دهند که اختلاف ولتاژ آنها افزایش می‌یابد. با فرض این که به و به طور کامل دشارژ گردد، سوئیچ در مسیر شارژ باز میشود (برای جلوگیری از خروج جریان از )؛ اما سوئیچ دیگر متصل به بسته میشود تا اجازه به گره داده شود که به طور کامل دشارژ گردد. به عبارت دیگر، عملکرد ترانزیستورهای کنترل با سوئیچ‌ها عملکرد لچ را شبیه‌سازی میکند. برای نشان‌دادن تئوری نحوه کاهش تأخیر، معادلات
(الف)
(ب)
شکل 4: شبیه‌سازی گذرا از مقایسهکننده دینامیک معمولی، (الف) شکل موج‌های خروجی و (ب) شکل موج‌های خروجی بر حسب ولتاژ ورودی تفاضلی.
تأخیر برای این ساختار، همان طور که قبلاً برای مقایسهکننده دینامیکی معمولی و مقایسهکننده پویای دوطرفه معمولی انجام شده است، به دست می‌آید. تجزیه و تحلیل، شبیه به مقایسه دوطرفه پویای معمولی است. با این حال مقایسهکننده پویای پیشنهادی با تأثیر بر دو عامل مهم، سرعت مقایسهکننده دو دنباله را بهبود می‌بخشد:
الف) اختلاف ولتاژ خروجی اولیه را در شروع احیا افزایش میدهد 
. همان طور که قبلاً ذکر شد، ما زمانی تعریف میشود که پس از آن، بازسازی لچ شروع گردد. به عبارت دیگر، به عنوان زمانی در نظر گرفته میشود (در حالی که هر دو خروجی
لچ با سرعت‌های مختلف افزایش می‌یابند) که اولین ترانزیستور nMOS اینورترهای پشت‌به‌پشت روشن شود تا یکی از خروجی‌ها را به سمت پایین بکشد و احیا شروع شود. با توجه به (2)، اختلاف ولتاژ خروجی لچ در زمان ، تأثیر قابل توجهی بر زمان احیای لچ دارد، به طوری که 
بزرگ‌تر منجر به زمان بازسازی کوتاه‌تری میشود. مشابه معادله به دست آمده برای ساختار دو دنباله، این مورد در این مقایسهکننده نیز صدق میکند. در این مقایسه داریم
(8)
(9)
(10)
در این معادله، ولتاژ تفاضلی 
اولیه گره در زمان
روشن‌شدن ترانزیستور کنترل pMOS مربوط است. بنابراین می‌توان
نشان داد که از 
تشکیل شده است
(11)
(12)
(13)
به طور قابل توجهی و به طور نمایی در مقایسه با مقایسهکننده دینامیکی معمولی افزایش یافته است.
ب) در مقایسهکننده پیشنهادی با توجه به این که یکی از گره‌های خروجی طبقه اول در ابتدای فاز احیا به شارژ میشود، یکی از ترانزیستورهای طبقه میانی روشن میشود که هدایت انتقالی لچ را افزایش میدهد و به عبارت دیگر، فیدبک مثبت تقویت میشود. در نتیجه، زمان لچ به صورت زیر خواهد شد
(14)
(15)
در مقایسه با عبارات به دست آمده برای تأخیر سه ساختار فوق، مشخص است که مقایسهکننده پیشنهادی از فیدبک مثبت داخلی در عملکرد دو دنباله استفاده میکند که احیای کلی لچ را افزایش میدهد. این بهبود سرعت حتی در ولتاژهای تغذیه کمتر، واضح‌تر بوده و به این خاطر است که برای مقادیر بزرگ‌تر 
، رسانایی ترانزیستورها کاهش می‌یابد. بنابراین وجود فیدبک مثبت داخلی در معماری طبقه اول منجر به بهبود عملکرد مقایسه میشود. نتایج شبیه‌سازی این واقعیت را تأیید می‌کنند (شکل 4).
ج) علاوه بر بهبود پارامتر کاهش سرعت، انرژی در هر تبدیل نیز کاهش می‌یابد. در توپولوژی معمولی دو دنباله، هر دو گره و در مرحله تصمیم‌گیری به زمین دشارژ میشوند و باید هر بار در مرحله فاز ریست به کشیده شوند. با این حال در مقایسهکننده پیشنهادی، تنها یکی از گره‌های ذکرشده 
باید در مرحله فاز ریست شارژ شود. این بدین دلیل است که در مرحله تصمیم‌گیری قبلی، بر اساس وضعیت ترانزیستورهای کنترل، یکی از گره‌ها دشارژ نشده و بنابراین به انرژی کمتری نیاز است.
شکل 5: خطای ولتاژ پیک ورودی به سبب نویز فیدبک.
4- ملاحظات طراحی
برخی از ملاحظات طراحی باید در مقایسهکننده مورد بحث، تجزیه
و تحلیل شوند. در تعیین اندازه و لازم است تا اطمینان حاصل گردد که زمان روشن‌شدن یکی از ترانزیستورهای کنترل، کمتر از است که این کار را می‌توان به راحتی با اندازه‌گیری مناسب جریان‌های و ، هنگام اندازه‌گیری سوئیچ‌های nMOS که در پایین ترانزیستورهای ورودی قرار دارند به دست آورد. باید 
این سوئیچ‌ها را در نظر گرفت زیرا می‌تواند حاشیه ولتاژ را محدود کند که مزیت استفاده از آنها را در کاربردهای ولتاژ پایین محدود میکند. برای کاهش این اثر باید از کلیدهای nMOS مقاومت پایین یا ترانزیستورهای بزرگ استفاده شود. از آنجا که ظرفیت خازن‌های پارازیتی این سوئیچ‌ها
بر ظرفیت خازن‌های پارازیتی گره‌های تأثیر نمی‌گذارد، می‌توان اندازه ترانزیستورهای سوئیچینگ nMOS را محاسبه کرد تا هم ولتاژ پایین و هم توان پایین را حفظ کند.
الف) تأثیر اندازه ترانزیستور بر ظرفیت خازن پارازیتی و در نتیجه تأخیر مقایسهکننده می‌باشد و در حالی که ترانزیستورهای بزرگ‌تر برای تطبیق بهتر مورد نیاز هستند، افزایش ظرفیت خازن پارازیتی تأخیر خیلی کوچکی ایجاد میکند. اثر عدم تطابق ولتاژ آستانه و عدم تطابق فاکتور جریان و در اکثر موارد تقریباً ناچیز است، مگر در مواردی که 
بسیار کوچک است و نرخ دشارژ تقریباً مشابهی دارد؛ زیرا در زمان روشن‌شدن 
و 
، سیگنال ورودی تفاضلی در حال حاضر در دامنه وسیعی در مقایسه با عدم تطابق‌ها تقویت میشود. به عبارت دیگر، افست ناشی از عدم تطابق و با تقسیم بهره از ورودی به خروجی صورت می‌گیرد. با این حال در حالت کوچک، هنگامی که و یکدیگر را از نزدیک دنبال می‌کنند، عدم تطابق و ممکن است بر نتیجه مقایسه تأثیر بگذارد. ظرفیت خازن خروجی، تأثیر مهمی بر سرعت و پایداری مدار دارد [15]. محدوده ولتاژ مد مشترک ورودی در مدار مقایسهکننده به شرح زیر است
(16)
نویز ترانزیستورهای 
، 
، 
و مکمل آنها ناچیز است و نویز ترانزیستورهای 
و بیشترین سهم را خواهند داشت و منبع اصلی نویز خواهند بود
(17)
که باید 
ترانزیستور ورودی را افزایش و 
ترانزیستور خروجی را کاهش داد.
ب) از عوامل مهم دیگر تأثیر عدم تطابق بین ترانزیستورهای کنترلی بر کل افست، مربوط به ورودی مقایسهکننده است. در تعیین اندازه و ، دو پارامتر مهم یعنی تأثیر عدم تطابق ولتاژ آستانه و عدم تطابق فاکتور جریان و بر ولتاژ افست مربوط به ورودی مقایسهکننده باید مورد توجه قرار گیرد [15]
(18)
(19)
رابطه جریان درین در MOSFET (در حالت اشباع)
(20)
(21)
(22)
ج) در مقایسه‌کننده‌ها، نوسانات ولتاژ زیاد در گره‌های احیا از طریق ظرفیت خازن‌های پارازیتی ترانزیستورها به ورودی مقایسهکننده متصل میشود. مدار بالادستی مقاومت خروجی صفر ندارد. ولتاژ ورودی به
هم می‌خورد که می‌تواند بر دقت مبدل تأثیر بگذارد؛ این اختلال معمولاً «نویز فیدبک» نامیده میشود. در [16] نشان داده شده که سریع‌ترین و کارآمدترین مقایسه‌کننده‌ها، نویز فیدبک بیشتری ایجاد می‌کنند. اگرچه توپولوژی دو دنباله می‌تواند سرعت عملکرد و در نتیجه انرژی را بهبود بخشد، اما نویز فیدبک در مقایسه با ساختار معمولی دو دنباله افزایش می‌یابد (شکل 5). شکل 6 پیک نویز را به عنوان تابعی از ولتاژ تفاضلی ورودی مقایسهکننده در چهار معماری مورد مطالعه نشان میدهد. در
حالی که ساختار دو دنباله از جداسازی ورودی- خروجی و در نتیجه حداقل نویز فیدبک استفاده میکند، مقایسهکننده دینامیکی معمولی و ساختار پیشنهادی ما نویز فیدبک تقریباً مشابهی دارند. با این حال از آنجایی که ترانزیستورهای کنترلی در مقایسهکننده پیشنهادی ما قصد ندارند به اندازه ترانزیستورهای لچ در یک مقایسهکننده دینامیکی معمولی بزرگ باشند، می‌توان اندازه این ترانزیستورها را به گونه‌ای در نظر گرفت که با حفظ مزایای افزایش سرعت و کاهش توان، نویز فیدبک را کاهش داد. علاوه بر این برای برخی از کاربردهایی که نویز فیدبک مورد توجه است، می‌توان از تکنیک‌های ساده کاهش نویز بازخورد مانند خنثی‌سازی [17] برای کاهش چشم‌گیر نویز فیدبک استفاده کرد.
(الف)
(ب)
شکل 6: (الف) تأخیر شبیه‌سازی شده پس از طرح‌بندی و (ب) انرژی در هر تبدیل به عنوان تابعی از ولتاژ حالت مشترک ورودی 
و 
.
جدول 1: خلاصه‌ای از پارامترهای مقایسهکننده.
پارامتر | مقدار |
تکنولوژی CMOS | μm 18/0 |
ماکسیمم فرکانس نمونه‌برداری | GHz 4/2 |
ولتاژ تغذیه | V 2/1 |
تأخیر در حالت | nS 550 |
تأخیر در حالت | 69 |
تغییرات استاندارد افست | mV 8/7 |
انرژی در هر تبدیل | PJ 66/0 |
5- نتایج شبیه‌سازی
برای قیاس مقایسه‌کننده‌های پیشنهادی با مقایسه‌کننده‌های معمولی و دو دنباله، همه مدارها با فناوری μm- 18/0 CMOS با 
شبیه‌سازی شده‌اند. مقایسه‌کننده‌ها، بهینه و ابعاد ترانزیستور مقیاس‌بندی گردیده‌اند تا در مجموع، تغییرات استاندارد افست کلی 
را در ولتاژ مد مشترک ورودی 
به دست آورند. شکل 7- الف و 7- ب، نتایج شبیه‌سازی پس از طرح تأخیر و انرژی در هر تبدیل مقایسه‌کننده‌های دینامیکی فوق را به عنوان تابعی از تغییرات ولتاژ منبع نشان میدهد.
همان طور که در شکل 6- الف آمده است، تأخیر مقایسهکننده دو دنباله پیشنهاد شده در ولتاژهای تغذیه کم در مقایسه با دو ساختار دیگر به طور قابل توجهی کمتر است. بدیهی است که توپولوژی دو دنباله، سریع‌تر عمل میکند و می‌تواند در ولتاژهای تغذیه کمتری مورد استفاده قرار گیرد؛ در حالی که تقریباً همان توان را با مقایسهکننده دینامیکی معمولی مصرف میکند. مثلاً مقایسهکننده پیشنهادی می‌تواند با ولتاژ تغذیه V 6/0، مقدار 106 فمتوژول در تبدیل با تأخیر 84/0 نانوثانیه در مقایسه با 81/1 نانوثانیه برای مقایسهکننده معمولی دو دنباله و 5/3 نانوثانیه برای توپولوژی معمولی عمل کند. شبیه‌سازی‌ها نشان می‌دهند که اگر مدار برای 
بهینه شود، نتایج مدار پیشنهادی حتی بهتر خواهد بود. شکل 7 عملکرد شبیه‌سازی شده را تابعی از ولتاژ ورودی مشترک 
نشان میدهد. به طور کلی، تأخیر مقایسهکننده در توپولوژی‌های دو دنباله کمتر تحت تأثیر تغییرات ولتاژ ورودی مشترک نسبت به توپولوژی دینامیک معمولی
(الف)
(ب)
شکل 7: (الف) تأخیر شبیه‌سازی شده پس از طرح‌بندی و (ب) انرژی در هر تبدیل به عنوان تابعی از ولتاژ حالت مشترک ورودی 
و .
قرار می‌گیرد و بنابراین دارای طیف وسیع‌تری از حالت مشترک بوده و توان مصرفی تقریباً یکسان است. در شبیه‌سازی مقایسه‌کننده‌ها در نرم‌افزار از تکنولوژی μm- 18/0 CMOS به صورت جدول 1 استفاده شده است.
در این پژوهش، تجزیه و تحلیل جامعی از تأخیر برای مقایسه‌کننده‌های دینامیک با کلاک و عبارات مورد نظر ارائه گردید و دو ساختار مشترک مقایسهکننده دینامیک معمولی و مقایسهکننده دینامیک دو دنباله مورد تجزیه و تحلیل قرار گرفت. همچنین بر اساس تجزیه و تحلیل نظری، یک مقایسهکننده دینامیکی دو دنباله پیشنهادی با ولتاژ کم و ظرفیت توان کم برای بهبود عملکرد مقایسهکننده مورد تجزیه و تحلیل قرار گرفته
شد که در جدول 2 کارایی مقایسه‌کننده‌های مورد شبیه‌سازی نشان داده شده است.
نتایج شبیه‌سازی با فناوری μm- 18/0 CMOS بیانگر این مطلب است که تأخیر و انرژی در تبدیل مقایسهکننده پیشنهادی در مقایسه با مقایسهکننده دینامیکی معمولی و مقایسهکننده دو دنباله بسیار کاهش می‌یابد که در نتیجه توان مصرفی مدار، کاهش و سرعت مدار افزایش می‌یابد. همچنین در مقایسه با کارهای جدید از انباشته‌شدن ترانزیستور کمتری برخوردار است و می‌توان در حالت زیر آستانه و از اثر بالک- درایون ماسفت ورودی‌ها در قسمت پیش‌تقویت‌کننده مقایسهکننده استفاده کرد تا توان مصرفی را کاهش داد.
6- نتیجه‌گیری
این مقاله یک تحلیل ریاضی با ملاحظات مورد نظر، زمان تأخیر انتشار را برای مقایسه‌کننده‌های دینامیکی ساعت‌دار ارائه میکند و عبارات ریاضی مورد تجزیه و تحلیل قرار گرفته‌اند. ساختارهای مقایسهکننده دینامیکی معمولی و دینامیکی دو دنباله معمولی مورد تجزیه و تحلیل قرار گرفتند. همچنین بر اساس تحلیل نظری، مقایسهکننده دینامیکی دو دنباله با ولتاژ پایین و توان مصرفی کم برای بهبود عملکرد مقایسهکننده پیشنهاد گردیده است. نتایج شبیه‌سازی در فناوری μm- 18/0 CMOS میکرومتری، نرم‌افزار ADS تأیید کرد که تأخیر مقایسهکننده دینامیکی مورد بحث و انرژی در هر تبدیل در مقایسه با مقایسهکننده دینامیکی و دو دنباله معمولی به طور قابل توجهی به ترتیب حدود 90 و 80 درصد کاهش می‌یابد.
[1] این مقاله در تاریخ 8 بهمن ماه 1400 دریافت و در تاریخ 21 شهریور ماه 1401 بازنگری شد.
اکبر حیدری‌تبار، گروه مهندسي برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: kbn_hor@yahoo.com).
حبیب‌اله آدرنگ، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: habibadrang@gmail.com).
سید صالح قریشی، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: salehghoreyshi@gmail.com).
رضا یوسفی، گروه مهندسی برق، واحد نور، دانشگاه آزاد اسلامی، نور، ایران، (email: rezshahab@gmail.com).
[2] . Analog-to-Digital Converter
[3] . Complementary Metal-Oxide-Semiconductor
[4] . Ultra Deep Sub-Micron Complementary Metal-Oxide-Semiconductor
جدول 2: مقایسه کارایی مقایسه‌کننده‌ها.
نوع مقایسهکننده | مرسوم | دو دنباله | دینامیک پیشنهادی |
تکنولوژی CMOS (μm) | 18/0 | 18/0 | 18/0 |
ولتاژ تغذیه (V) | 2/1 | 2/1 | 2/1 |
ماکسیمم فرکانس نمونه‌برداری (GHz) | 9/0 | 8/1 | 4/2 |
انرژی در هر تبدیل (pJ) | 3/0 | 28/0 | 25/0 |
تأخیر بر حسب لگارتیم تغییرات ولتاژ ورودی (ps/dec.) | 950 | 360 | 290 |
پیک ولتاژ نویز انتقالی در زمان احیا (nV) | 215 | 220 | 220 |
ولتاژ افست ارجاع‌شده به ورودی (mV) | 8/7 | 9/7 | 8/7 |
مراجع
[1] H. Ghasemian, R. Ghasemi, E. Abiri, and M. R. Salehi, "A novel high-speed low-power dynamic comparator with complementary differential input in 65 nm CMOS technology," Microelectronics J., vol. 92, Article ID: 104603, 9 pp., Oct. 2019.
[2] A. Mesgarani, M. N. Alam, F. Z. Nelson, and S. U. Ay, "Supply boosting technique for designing very low-voltage mixed-signal circuits in standard CMOS," in Proc. IEEE Int. Midwest Symp. Circuits Syst. Dig. Tech. Papers, pp. 893-896, Seattle, WA, USA,
1-4 Aug. 2010.
[3] M. Maymandi-Nejad and M. Sachdev, "1 bit quantiser with rail to rail input range for sub-1V Då modulators," IEEE Electron. Lett., vol. 39, no. 12, pp. 894-895, Jan. 2003.
[4] M. T. Mustaffa, "A low power comparator utilizing MTSCStack, DTTS, and bulk-driven techniques," IJRES, vol. 10, no. 3, pp. 221-229, Nov. 2021.
[5] B. Goll and H. Zimmermann, "A 0.12 μm CMOS comparator requiring 0.5 V at 600 MHz and 1.5 V at 6 GHz," in Proc. IEEE Int. Solid-State Circuits Conf., Dig. Tech. Papers, pp. 316-317, San Francisco, CA, USA, 11-15 Feb. 2007.
[6] D. Shinkel, E. Mensink, E. Klumperink, E. van Tuijl, and B. Nauta, "A double-tail latch-type voltage sense amplifier with 18 ps setup + hold time," in Proc. IEEE Int. Solid-State Circuits Conf., Dig. Tech. Papers, pp. 314-315, San Francisco, CA, USA, 11-15 Feb. 2007.
[7] P. Nuzzo, F. D. Bernardinis, P. Terreni, and G. Van der Plas,
"Noise analysis of regenerative comparators for reconfigurable ADC architectures," IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 55,
no. 6, pp. 1441-1454, Jul. 2008.
[8] B. Goll and H. Zimmermann, "Low-power 600 MHz comparator for 0.5 V supply voltage in 0.12 μm CMOS," IEEE Electron. Lett.,
vol. 43, no. 7, pp. 388-390, Mar. 2007.
[9] A. Nikoozadeh and B. Murmann, "An analysis of latched comaprator offset due to load capacitor mismatch," IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 53, no. 12, pp. 1398-1402, Dec. 2006.
[10] Y. L. Wong, M. H. Cohen, and P. A. Abshire, "A floating-gate comparator with automatic offset adaptation for 10-bit data conversion," IEEE Trans. on Circuits and Systems I: Regular Papers, vol. 52, no. 7, pp. 1316-1326, Jul. 2005.
[11] S. Babayan-Mashhadi and R. Lotfi, "An offset cancellation technique for comparators using body-voltage trimming," Int. J. Analog Integr. Circuits Signal Process, vol. 73, no. 3, pp. 673-682, Dec. 2012.
[12] V. Jain, "An intensive study of thermal effects in high speed low power CMOS dynamic comparators," in Proc. IEEE Int. Conf. on Communication and Electronics Systems, pp. 343-352, Coimbatre, India, 8-10 Jul. 2021.
[13] L. Nagy, D. Arbet, M. Kov'ac, M. Sovcik, and V. Stopjakov'a, "Performance analysis of ultra low-voltage rail-to-rail comparator in 130 nm CMOS technology," in Proc. IEEE AFRICON, 5 pp., Accra, Ghana, 25-27 Sept. 2019.
[14] S. Wang, C. Ghezzi, C. Camp, and A. Laville, "A 24 MHz relaxation oscillator using single current mode comparator with ±1.67% drift from -40◦C to +175◦C for automotive sensor application," in Proc. 2020 IEEE Sensors, 5 pp., Rotterdam, Netherlands, 25-28 Oct. 2020.
[15] M. Bchir, N. Hassen, and K. Besbes, "A novel high-performance ADC flash based on bulk-driven quasi-floating gate current mirror," in Proc. Int. Multi-Conf. on Systems, Signals & Devices, SSD'20, pp. 780-785, Monastir, Tunisia, 20-23 Jul. 2020.
[16] M. Yavari, N. Maghari, and O. Shoaei, "An accurate analysis of slew rate for two-stage CMOS opamps," IEEE Trans. on Circuits and Systems II, vol. 52, no. 3, pp. 164-167, Mar. 2005.
[17] N. Dupré, Y. Bidaux, O. Dubrulle, and G. F. Close, "A stray-field-immune magnetic displacement sensor with 1% accuracy," IEEE Sensors J., vol. 20, no. 19, pp. 11405-11411, 1 Oct. 2020.
اکبر حیدری‌تبار در سال 1356 در شهرستان نور استان مازندران متولد شده است. او مدرک کارشناسی مهندسی برق- الکترونیک را از دانشگاه شهید رجایی تهران در سال 1380 دریافت نمود. در سال 1385 مدرک کارشناسی ارشد مهندسی برق- الکترونیک را از دانشگاه آزاد اسلامی واحد تهران جنوب اخذ نموده است. او هماکنون دانشجوی دکتری تخصصی مهندسی برق الکترونیک دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان طراجی مدارهای مجتمع آنالوگ و دیجیتال و مقایسه کننده های توان پایین و سرعت بالا می‌باشد.
حبیب آدرنگ در سال 1359 در تهران متولد شده است. او مدرک کارشناسی مهندسی برق – الکترونیک خود را در سال 1382 از دانشگاه صنعتی اصفهان اخذ نموده و توانسته در سال 1384 در دانشگاه فردوسی مشهد مقطع کارشناسی ارشد خویش را به پایان برساند. او مدرک دکتری خود را از دانشگاه مازندران در رشته مهندسی برق و در سال 1391 دریافت نموده است. او هماکنون دانشیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: طراحی فیلترهای مجتمع، طراحی مدارهای آنالوگ و دیجیتال، تحلیل مدارهای غیرخطی در حوزه میکروالکترونیک RF .
سید صالح قریشی مدرک کارشناسی مهندسی برق- الکترونیک را از دانشگاه صنعتی نوشیروانی بابل اخذ نموده و توانسته به ترتیب در سال‌های 1388 و 1392 مقاطع کارشناسی ارشد و دکتری خود را در رشته مهندسی برق- الکترونیک در دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران به پایان برساند. او هماکنون دانشیار دانشکده فنی و مهندسی دانشگاه آزاد اسلامی واحد نور می‌باشد. زمینه‌های تحقیقاتی مورد علاقه ایشان عبارتند از: نانوالکترونیک، شبیه‌سازی و مدلسازی عدد ادوات نیمه‌هادی مانند ترانزیستورهای اثرمیدانی نانولوله‌ای کربنی و گرافن.
رضا یوسفی در سال 1353 در شهرستان محمودآباد استان مازندران متولد شد. مقطع کارشناسی را در دانشگاه صنعتی خواجه نصیر تهران در سال 1375، مقطع کارشناسی ارشد را در دانشگاه تهران در سال 1378 و مقطع دکتری تخصصی را در دانشگاه آزاد اسلامی واحد علوم و تحقیقات تهران در سال 1384 در رشته برق گرایش الکترونیک به پایان رساند. ایشان از سال 1379 به عنوان عضو هیأت علمی دانشگاه آزاد اسلامی واحد نور مشغول به فعالیت می‌باشد و هماکنون دانشیار دانشکده فنی و مهندسی این واحد دانشگاهی می‌باشد. اهم موضوعات پژوهشی ایشان در حوزه های تحلیل و شبیه‌سازی افزارههای الکترونیکی در مقیاسهای نانو، افزارههای الکترونیک نوری و مدلسازی این افزارهها بوده است.